Architecture of a Floating-Point Butterfly Execution Unit in a 400-MFLOPS Processor VLSI and Its Implementation

Вы здесь

Автор:

Yamauchi H.

Miyanaga H.

Количество экземпляров:

Вид:

Статья из сборника или журнала

Год:

1991

Ключевые слова:

архитектура

процессор

сбис

Стр.:

P.3852-3860.

Библиография:

Bibliogr.: p.3860.

Источник:

IEICE Trans.

Номер:

Том:

Карточка:

А3.44.

Yamauchi H., Miyanaga H..

Architecture of a Floating-Point Butterfly Execution Unit in a 400-MFLOPS Processor VLSI and Its Implementation// IEICE Trans.-1991, №11.-Vol. 74.-P.3852-3860.
Bibliogr.: p.3860.

Таблица в старой библиотеке:

PAP3 95